GB/T 48179-2026 集成电路电子设计自动化工具术语

中华 人民 共和 国国 家标 准

GB/T 48179—2026

集成电路电子设计自动化工具术语

2026-08-28发布 2027-03-01实施

国家市场监督管理总局 国家标准化管理委员会

发布

前言

本文件按照 GB/T 1. 1—2020《标准化工作导则第 1部分 :标准化文件的结构和起草规则》的规定起草。

请注意本文件的某些内容可能涉及专利。本文件的发布机构不承担识别专利的责任。

本文件由中华人民共和国工业和信息化部提出。

本文件由全国集成电路标准化技术委员会(SAC/TC 599)归口。

本文件起草单位 : 中国电子技术标准化研究院、清华大学、中国科学院微电子研究所、上海电子设计自动化发展促进会、深圳 市海 思半 导体 有限 公司、全芯 智造 技术 股份 有限 公司、北京 科技 大学、宁波大学、北京华大九天科技股份 有限 公司、上海 合见 工业 软件 集团 股份 有限 公司、东方 晶源 微电 子科 技 (北京)股份有限公司、杭州行芯科技有限公司、浙江大学滨江研究院、杭州广立微电子股份有限公司、芯华章科技股份有限公司、武汉理工大学、北京大学、无锡北京大学电子设计自动化研究院、北京航空航天大学、中国科学院上海光 学精 密机 械研 究所、上海 启芯 领航 半导 体有 限公 司、国能 数智 科技 开发 (北京)有限公司、上海芯无双 仿真 科技 有限 公司、苏州 洪芯 集成 电路 有限 公司、上海 思尔 芯技 术股 份有限公司、北京宽温微电子科技有限公司、华芯巨数(杭州)微电子有限公司、北京理工大学、重庆邮电大学、北京汤谷软件技术有限公司。

本文件主要起草人 :郭楠、刘舒 宁、叶佐 昌、陈岚、郑云 升、董哲、孟晓 东、姚海 龙、储著 飞、邹兰 榕、尹敏、张生睿、潘书 婷、陈弼 梅、李正 彤、陆梅 君、陈鹤、徐宁、张立 宁、马颖、曾琅、李思 坤、王磊、张凯、任谦、徐建华、沈文正、严雨灵、黄铮、胡伟东、刘挺、刘丹。

1 范围

本文件界定了集成电路电 子设 计自 动化 工具 的基 础术 语、设计 术语、工艺 术语、制造 术语 和封 装术语。

本文件适用于集成电路电子设计自动化工具的设计和应用 ,也适用于集成电路电子设计自动化工具的科研、教学和出版工作。

2 规范性引用文件

本文件没有规范性引用文件。

3 基础术语

电子设计自动化 electronicdesign automation;EDA

通过使用软硬件开发工具设计和验证电子电路应用设计的方法。

注 : 该方法一般由软件工具实现。

[来源 :GB/T 22033—2017,2. 111]

4 设计术语

4. 1 模拟电路与版图设计

原理图驱动版图生成 schematicdriven layout;SDL

在版图编辑器平台中 ,对应指定目标电路原理图设计中的顶层单元 ,通过查找原理图设计中所有电阻、电容、晶体管等子电路单元的连接及调用关系 ,依次生成所有子电路单元版图的过程。

版图编辑器 layouteditor

集成电路设计全流程电子设计自动化(EDA)工具系统中的版图编辑工具。

器件匹配 devicematching

使两个或多个有相同电气特性的器件在实际制造出来后 ,其关键参数尽可能保持一致的过程。注 1: 器件包括晶体管、电阻、电容等。

注 2: 关键参数包括金属-氧化物-半导体场效应晶体管(MOSFET)的阈值电压、跨导 , 电阻的阻值 , 电容的容值。

器件版图折叠 devicesfold

器件版图展开 devicesunfold

当版图的基本器件在保持总宽长比例一致的情况下 ,进行等比例的聚合或拆分的自动化调整方式。注 : 目的是在符合电气属性的前提下达到版图面积的最优化设计。

原理图版图对应 schematic-layoutcorrespondence

电路原理图中子单元或器件与版图中子单元或器件 ,在器件参数、电气连接、功能属性上保持一致的对应关系。

器件组 devicegroup

版图子单元或版图基本器件按照一定布局规则的汇总。

线网示踪 tracenet

以彩色高亮的方式在版图或原理图编辑器中跨层次地显示出指定版图上的关键线网。

图形单元对齐 graphiccellalignment

版图设计中的子单元、基本器件、基础图形符合一定规律的等水平、等垂直或等任意角度的图形边角一致。

注 : 图形单元包括根据某条边、某个点等。

工艺管理器 technology manager

基于指定工艺设计包 ,对工艺文件中的信息进行图形化多功能管理的平台。

工艺引用库 referencelibrary

晶圆制造厂提供的包含所有器件工艺信息的数据库。

保护环 guard ring

在关键器件(或器件组)周围提供电气隔离、物理保护和噪声屏蔽的闭合、接固定电位的环形区。

版图实例 layoutinstance

集成电路电子单元或器件的版图。

版图引脚 layoutpin

集成电路子单元或器件版图中模块、器件、端口的对外连接脚 ,并对该连接命名 ,使其能与其他子单元进行连接。

注 : 连接脚一般需要和原理图编辑器中对应电路图的连接脚名称一致。

版图连线 layoutpath

连接子单元或基本器件版图之间的电气走线。

注 : 一般使用金属图层进行连接。

版图线网标识层 layoutlabel

在电路版图一致性验证中 ,定义电路子单元引脚信息的版图识别层次。

版图编辑 layoutedit

定义各工艺层的图形形状、尺寸和位置 ,从而将电路的逻辑功能转化为物理实现的过程。

注 1: 版图管理器中对子单元或基本器件版图的参数修改(editproperty)、拷贝(copy)、移位(move)、删除(delete)、

旋转(rotate)和镜像( mirror)、对齐 (align)等 , 对单 图层 或图 层组 合的 边或 角的操 作如 拉伸 (stretch)、切断

(chop)、重构(reshape)、尺寸步进(size)等 , 以及对 多个 图层 的操 作如 合并(merge)、打散 (smash)及各 种布 尔操作等。

注 2: 工艺层包含多晶硅层、金属层。

引脚自动生成 hard pin generation

在版图设计中 ,将原理图驱动版图生成(SDL) 自动生成的引脚转化成为对应电路设计 ,并符合设计与验证规则的指定层次引脚的过程。

版图设计约束规则 constraintrule

保证版图中所有物理图形满足晶圆制造厂指定工艺生产要求的准则和限制条件。

实时设计规则检验 realtimedesign rulecheck;realtimeDRC

在使用版图编辑器进行版图设计的过程中 ,实时监测版图布局布线是否符合设计规范的过程。注 : 实时设计规则检验能监测的规则主要包括图形的间距、面积、宽度 , 以及各层图形之间的简单几何关系等。

定制通孔模板 custom via template

在版图设计中 ,用户根据特定工艺要求、电气性能或物理约束 , 自行定义的通孔结构标准模板。

定制通孔变量 custom via variate

指定库类型通孔的预定义参数化 ,各种参数化变体需要在对应指定库通孔模板定义后表述。

通孔层约束 cutlayerrule

通孔层的约束规则。

派生层 derived layer

一个层或者两个层通过布尔运算后组合成新的层次。

注 : 其布尔运算包括与、或、非 ,重叠等。

单层规则 layerrule

将约束应用于特定层上的约束对象。

多层规则 multiplelayerrule

将约束应用于多于两个层的约束对象。

层制造顺序 processstack order

实际制造工序中层的上下顺序。

层用途 role

创建物理设计数据时与层一起的引用用途。

版图目的层 layerrole

对应集成电路制造过程中掩模版的物理加工层次 ,具有特定功能属性的用途标识。

注 : 在创建版图数据时 , 目的层与物理数据层同时被引用。

层次与用途对 layerrolepair

工艺中层次及其用途的一对组合。

约束组 rulegroup

用于标识一组约束应用的对象类型。

约束参数 ruleparameter

用于创建约束对象的参数。

简易规则 simplerule

判定逻辑单一、仅基于单一图层几何参数校验、无多层交叉条件、无多分支复合判断的设计规则。

特定图层用途标签 stamp labellayer

指定层及其对应用途上定义的标签。

通孔约束 via rule

描述通孔的一些列规则。

注 : 列规则包括通孔的大小、通孔阵列、间距等。

全局节点 globalnode

在网表中定义的特定的电路节点。

注 : 此类节点在子电路中作 为全 局信 号访 问 , 常见 被定 义为 全局 节点 的有 漏极 电源 电压 (VDD)、源极 电源 电压

(VSS)等信号。

原理图编辑器 schematiceditor

模拟集成电路设计全流程电子设计自动化(EDA)工具系统中的电路原理图编辑工具。

注 : 允许用户按所需功能选择各器件的符号并填写参数 ,用线网进行器件的连接 ,根据层次关系生成各子电路及顶

层电路的电路图。

电路描述信息 note text

在原理图编辑器中 ,用于描述电路关系并提示用户注意的信息。

注 : 用于标明匹配器件、关键路径、关键节点电压电流值、关键器件定义等 ,并能将其有选择地添加入仿真网表。

对象属性 objectproperty

在原理图编辑器中 , 电路设计中各对象的属性和参数信息。

注 : 属性和参数信息包括器件、连线、输入输出引脚等。

仿真探点 sim probe

在原理图编辑器中 , 电路设计中各单独器件的连线或输入输出引脚上测量该连线或引脚的电压或电流的单元。

层次化电气规则检查 hierarchy electricrulecheck;hierarchyERC

在层次化电路图中 ,从当前层直至最底层进行电气规则的检查。

注 : 一般会排除工艺设计包(PDK)等系统库中的器件 ,常用 检查 项包 括是 否有 不同 网络 名称 的连 线或 输入 输出 引脚短路、是否有引脚未连接(即开路)等。

实时电气规则检验 realtimeelectricrulecheck;realtimeERC

电路设计中 ,在电路器件构建的同时 ,按照特定的规则实施电路连接与电路属性比对的过程。注 : 比对包括确认是否有未连接的网络标号、悬空的输入输出引脚、未连接的电源地线等。

4.2 模拟电路仿真

压控电压源 voltagecontrolled voltagesource;VCVS

用于定义电路中两个节点之间的电压 ,其数值受到另外两个节点电压的控制。

压控电流源 voltagecontrolled currentsource;VCCS

用于定义电路中两个节点之间的电流 ,其数值受到另外两个节点电压的控制。

电流控制电压源 currentcontrolled voltagesource;CCVS

用于定义电路中两个节点之间的电压 ,其数值受到其他电流的控制。

电流控制电流源 currentcontrolled currentsource;CCCS

用于定义电路中两个节点之间的电流 ,其数值受到其他电流的控制。

直流静态工作点分析 directcurrentoperatingpointanalysis;DCOP

通过求解静态非线性代数方程 ,获得电路直流状态下的各电压、电流和器件状态。

瞬态分析 transientanalysis;TRAN

通过求解常微分方程初始值问题 ,获得电路中各电压、电流随时间变化的波形。

周期交流分析 periodicalternating currentanalysis;PAC analysis

围绕着周期性变化的工作点进行交流小信号分析。

噪声分析 noiseanalysis

在交流小信号分析中 ,通过在特定器件(如电阻)上施加噪声源 ,并观察某些电路节点上的噪声获得电路的噪声特性。

周期稳态分析 periodicsteady stateanalysis;PSS analysis

对于不能用小信号近似的电路 ,通过求解微分方程的边界值问题 ,获得稳定工作状态下电路一个周期的波形 ,并能通过傅里叶变换的方式得到其各个频率成分的信息。

谐波平衡分析 harmonicbalanceanalysis;HB analysis

得到射频电路在信号激励下的稳态响应 ,是混合的频域/时域分析技术 ,用于求解微分方程边界值问题 ,通过用若干谐波来近似一个周期内的波形。

零极点分析 pole-zero analysis;PZ analysis

研究线性时不变网络行为的方法 ,用于模拟电路设计中确定设计的稳定性。

周期传递函数分析 periodic transfer function analysis;PXF analysis

用于直接计算转换效率、图像和边带抑制及电源抑制等信息 ,主要用途是衡量各种转换收益。

克雷洛夫子空间法 Krylov subspacemethod

求解线性方程组的迭代方法 ,在迭代过程中构造克雷洛夫子空间 ,并在子空间中求解线性方程组的近似解。

同伦法 homotopy

直流仿真不收敛时常用的数值延拓方法。通过嵌入一个由 0~ 1 连续变化的同伦参数 ,使其从一个易于求解的增补方程 ,通过连续映射直至变回原始待求解的非线性电路方程。

截断误差 truncation error

用于刻画数值算法求出的近似解与精确解之间的误差。

局部截断误差 localtruncation error;LTE

当前步数值算法带来的截断误差。

注 : 常用于瞬态分析中的步长控制。

全局截断误差 globaltruncation error

瞬态分析中每次迭代累计的截断误差。

绝对误差容忍度 absolute tolerance;ABSTOL

仿真和迭代中能容忍的最大绝对误差。

相对误差容忍度 relative tolerance;RELTOL

仿真和迭代中能容忍的最大相对误差。

4.3 逻辑设计与验证

寄存器传输级 registertransferlevel;RTL

数字电路的抽象级别 ,描述数据在寄存器层次的流动模型 ,包含能用硬件描述语言表示的输入输出端口、寄存器 , 以及寄存器之间的组合逻辑。

4.4 逻辑综合

通用网表 genericnetlist

由仅含有逻辑意义上的简单逻辑门(与、或、非)、触发器和运算符等构成 ,与工艺无关的网表形式。

寄存器传输级编译 registertransferlevelcompile;RTL compile

将寄存器传输级设计转化成通用逻辑网表的过程。

注 : 包括词法分析、语法分析和语义分析、中间表示优化、网表生成、网表优化等步骤。

链接库 link library

链接时用到的工艺库文件 , 网表中例化的逻辑单元在库文件有定义说明。

工艺无关的优化 technologyindependentoptimization

逻辑综合过程中不涉及工艺信息的电路优化。

注 : 工艺无关的优化包括运算符化简、常数传递等。

工艺映射 technology mapping

将通用网表转化成特定工艺库的网表。

目标库 targetlibrary

工艺映射时和优化时选取的工艺库文件。

时序驱动的优化 timingdriven optimization

根据时序分析的结果 ,对电路进行优化。

物理感知的综合 physical-awaresynthesis

在综合中考虑物理信息以提升综合与布局布线的契合度。

数据通路 datapath

数据在功能部件之间传送的路径 ,实现运算器与寄存器 , 以及寄存器之间的数据传递。

4.5 可测试性设计

逻辑模型 logicmodel

给定集成电路设计的功能逻辑的抽象模型。

注 : 用真值表或硬件描述语言表述。

故障模型 faultmodel

对集成电路的制造缺陷在逻辑上表现的故障行为的建模。

逻辑仿真 logicsimulation

给定集成电路设计的逻辑模型 ,通过输入信号来激励 ,观察其输出响应 ,对其实现的逻辑功能进行确认。

故障仿真 faultsimulation

基于集成电路的特定故障模型 ,对给定集成电路设计的逻辑模型 ,注入故障模型定义的故障行为得到故障电路 ,通过输入信号来激励 ,观察电路的输出响应 ,对比逻辑模型的输出与故障电路的输出 ,确认注入的故障是否能被当前输入信号检测。

故障覆盖率 faultcoverage

对于给定数字电路的逻辑模型 ,基于集成电路的特定故障模型定义的故障全集 ,一个测试或测试集

能检测的该数字电路的故障占故障全集的比例。

可控制性 controllability

为给定电路节点赋值的相对困难程度 ,是衡量数字电路的可测试性的指标。

可测试性设计 design fortestability;design fortest

在数字电路设计早期的寄存器传输级阶段和逻辑网表设计阶段 , 引入辅助测试的规则和测试电路来提高故障覆盖率、降低测试成本的技术。

测试精简 testcompaction

在测试生成后期 ,对已生成的测试集的测试向量数进行精简、去除不影响整个测试集的故障覆盖率的测试向量的过程。

扫描单元 scan cell

为时序逻辑电路中的触发器(或锁存器)提供额外的扫描输入信号和扫描使能信号的触发器结构 ,使得在扫描使能信号有效时能通过扫描输入信号控制触发器(或锁存器)的状态。

扫描链 scan chain

将时序逻辑电路中的扫描单元分组 , 每组扫描单元首尾相连 , 构成的能由芯片的输入管脚直接控制、输出管脚直接观测的移位寄存器。

扫描设计 scan design

将时序逻辑电路中的全部或者部分触发器(或锁存器)替换为扫描单元 ,并将所有扫描单元再进一步串接成若干扫描链的设计技术。

内建自测试 built-in self-test

使用集成电路的部分电路来测试电路本身的设计技术。

注 : 通过增加一些特殊设计 ,使其不借助外部的自动测试设备进行自我测试。

逻辑内建自测试 logicbuilt-in self-test

使用集成电路芯片的部分电路来测试片上逻辑电路的设计技术。

注 : 通过对被测逻辑电路增加一些特殊设计 ,使其不借助外部的自动测试设备进行自我测试。

存储器内建自测试 memorybuilt-in self-test

使用集成电路芯片的部分电路来测试片上存储器的设计技术。

注 : 通过对被测存储器增加一些特殊设计 ,使其不借助外部的自动测试设备进行自我测试。

存储器内建自修复 memorybuilt-in self-repair

使用集成电路芯片的部分电路来对检测到的片上存储器的故障进行修复的设计技术。

注 : 通过对被测存储器增加一些特殊设计和冗余存储阵列 ,使其不借助外部的自动测试设备进行自我故障修复。

边界扫描 boundary scan

对集成电路芯片管脚与核心逻辑之间的连接进行串行移位控制和观测的技术。

故障诊断 faultdiagnosis

当集成电路测试观察到电路的行为与预期行为不同时 ,进一步分析电路失效原因的技术。注 : 故障诊断包括识别故障类型、定位发生故障的物理位置等。

固定型故障 stuck-atfault

对集成电路中电路节点状态固定为某个逻辑值的故障行为的建模。

注 : 有两种情况 , 固定为 1故障和固定为 0故障。

时延故障 delay fault

对集成电路中信号传播延迟异常导致的电路故障行为的建模。

注 : 时延故障的存在导致在某些输入下 , 电路的一个或多个 原始 输出 在给 定的 时间 限制(时钟 周期) 内得 不到 正确

的响应。

跳变时延故障 transition delay fault

对集成电路中单个电路节点上的信号翻转延迟过大导致的电路状态异常的建模。

通路时延故障 path delay fault

对集成电路中从组合电路输入到组合电路输出的信号传播通路的延迟超过电路的时钟周期时导致的电路状态异常的建模。

桥接故障 bridge fault

对集成电路中金属线之间短路引起的电路状态异常的建模。

4.6 物理设计

标准单元行 standard cellrow

标准单元按照固定摆放位置和方向排列成的一行或多行结构。

布线轨道 track

用于指定默认的布线流程中走线的轨道。

布局禁区 placementblockage

器件单元无法放置或放置受限的区域。

布线禁区 routingblockage

导线、铜箔、过孔或焊盘无法布设的区域。

有用偏差 usefulskew

通过改变长短延时组合逻辑路径对应的时钟路径延时 , 以满足该组合路径的时序要求且不影响时钟树的性能的偏差。

旋转 rotation

以某个原点为圆心转动的过程。

注 : 解决合法摆放方向(orientation)、短接(short)或者引脚接入(pin access)等问题 , 以及实现局部的线长优化等。

翻转 flip

模块保持纵向或横向的中轴位置不变 ,做左右或上下部位的对称交换的过程。

全局布局 globalplacement

为每个模块找到最好的位置以将代价函数最小化 ,忽略具体的设计规则和设计约束的过程。

详细布局 detailplacement

进一步优化布局结果 ,并满足具体的设计规则和设计约束的过程。

布局合法化 placementlegalization

将解析式布局(或初始布局)中存在单元重叠的非法状态 ,转换为满足所有设计规则的合法状态的过程。

注 : 设计规则包括无重叠、位置约束等。

增量合法化 incrementallegalization

增量式或者部分去除掉模块的重叠问题的过程。

时钟树综合 clock treesynthesis;CTS

对设计的时钟网络进行自动设计的过程。

注 : 在现有基于标准单元的专用集成电路(ASIC)设计流程中 ,通常将扇出较大的时钟网络在综合阶段设置为理 想

时钟 ,在物理实现阶段进行综合 , 以尽量减少时钟延滞、偏差、抖动和不确定性 ,并满足标准设计约束文件。

布通驱动的布局 routabilitydriven placement

考虑布线拥塞度的布局优化方法。

注 : 目标是优化后的布局能最大限度地减少布线拥塞。

时序驱动的布局 timingdriven placement

考虑网表时延的布局优化方法。

注 : 优化后的布局能最大限度地减少时延。

重布线层布线 redistribution layerrouting;RDL routing

通过半导体工艺增加一层或多层新的金属布线层 ,将芯片表面原有的焊盘位置 ,重新分配和连接到新的、更便于封装互连位置的过程。

全局布线 globalrouting

对芯片做布线的整体规划 ,解决布线拥塞 ,不考虑设计规则检查(DRC)的过程。

详细布线 detailrouting

根据全局布线和布线通道分配信息产生实际的符合设计规则的连线 ,考虑设计规则检查(DRC) 的布线过程。

网格单元 grid cell

全局布线时根据全局网格线将芯片布线区域划分成的若干个方形或矩形的区域。

层分配 layerassignment

给线网分配能用于布线的金属层信息。

布线轨道分配 track assignment

把每个线网分配到指定的布线轨道上。

布线轨道容量 routingtrack capacity

某个全局布线网格中布线轨道的容量。

注 : 通常是所有布线轨道的容量。

拥塞 congestion

可布线轨道的数量不能满足布线数量的需求 ,导致局部布线无法完成。

拥塞图 congestion map

反映拥塞度的分布及严重程度的图示。

线探索算法 lineprobealgorithm

通过探索整条线段 ,而非逐点探索 ,提高布线过程效率的直线布线算法。

迷宫算法 mazealgorithm

布线中寻找从给定的起始点到目标点路径的算法。

布线轨道溢出值 overflow

可布线轨道与需要布线数量的差值占可布线轨道的比例。

布通性 routability

评估设计中布线资源是否充足的指标。

布线修正 search and repair

寻找和修复初始布线结果中存在的设计规则违例。

特殊布线 specialrouting

电源、地等非普通线网的布线。

时序驱动布线 timing-driven routing

通过优先优化时序关键路径上的信号网络布线 ,来满足设计时序要求的方法。

缓冲器插入 buffer insertion

在电路合适的位置放置缓冲器或偶数个反向器 , 以改善电路的时序性能。

线段切分 wiresegmenting

对物理连线进行线段切分的算法 , 以计算缓冲器插入的合适位置。

非默认规则 non defaultrule

区别与某图层默认约束的规则。

注 : 非默认规则包括非默认的线宽、非默认的间距约束等。

布线层规则 routinglayerrule

适用于布线层的约束规则。

组合成行的单元 site

能将版图中器件放置在对应位置上的组合成行的单元格。

宽金属开槽孔 metalslot

在集成电路版图设计中 ,将整块宽度较大的金属进行分段式挖孔 , 用于改善化学机械抛光的平坦度 ,避免电迁移、热压力等带来的可靠性问题的方式。

最大通孔堆叠 maximum viastack

单通孔的通孔对象允许的最大垂直堆叠层数。

4.7 可靠性分析

电迁移寿命 electromigration lifetime;EM lifetime

导电材料由于电迁移效应导致失效的时间。

电迁移规则 electromigration rule;EM rule

根据图层信息 ,在电迁移检查规则文件内定义的不同电流密度上限公式。

电迁移界限 electromigration limit;EM limit

根据电迁移规则计算的传输线或通孔上的电流密度上限。

电迁移率 electromigration ratio;EM ratio

导电材料上实际电流值与该部分单元的电流密度上限的比值。

4. 8 低功耗设计

内部功耗 internalpower

单元电路内部输出状态切换时由于上拉和下拉晶体管短时间同时导通消耗的功耗 ,不包括外部引脚的电容充放电消耗的功耗。

上升内部功耗 rise internalpower

单元电路内部输出从低电平到高电平切换时由于上拉和下拉晶体管短时间同时导通消耗的功耗。

下降内部功耗 fallinternalpower

单元电路内部输出从高电平到低电平切换时由于上拉和下拉晶体管短时间同时导通消耗的功耗。 4. 8.4

上升内部功耗查找表 rise internalpowerlookup table

工艺库中用于描述内部功耗关系的数据结构 ,记录输入信号上升沿(从低到高转换)时 , 内部功耗与输入转换时间的关系。

下降内部功耗查找表 fallinternalpowerlookup table

工艺库中用于描述内部功耗关系的数据结构 ,记录输入信号下降沿(从高到低转换)时 , 内部功耗与输入转换时间的关系。

功耗约束 powerconstraint

用于设置功耗优化的阈值。

统一功耗格式 unified power format;UPF

用于在寄存器传输级(RTL)或网表级描述功耗意图的格式。

注 : 统一功耗格式支持低功耗设计流程(如电源门控、电压缩放、多电压域等)。

4.9 寄生参数提取

标准寄生交换格式 standard parasiticexchange format;SPEF

集成电路设计流程中电子设计自动化(EDA)工具间传递互连线寄生参数的媒介文件 ,描述多种互连线寄生模型 ,用于延迟计算和确保芯片的信号完整性。

注 : 标准寄生交换格式文件一般包含文件及设计的基本 属性 定义、应用 模型 基本 信息、名称 映射 定义、电路 端口 定义、线网定义这几个部分。其中线网定义描述了互连线寄生参数信息 ,包括定义线网所连端口名称、属性 ,分布电阻和分布电容等。

2.5 维方法 2. 5D method

通过考虑若干二维截面结构的电容耦合效应来近似计算实际三维结构中电容参数的方法。

有限元法 finiteelementmethod;FEM

求解电磁场或者其他偏微分方程的方法。

注 : 涉及求解区域的体离散、未知函数由基函数线性组合表示 ,并且将积分方程转化为线性方程组进行求解。

离散网格 discretegrid

描述求解偏微分方程过程中 ,将区域或者边界表面划分得到的三维或者二维格子的整体。

趋肤效应 skin effect

描述高频率的交流电通过导线时电流分布趋向于导线表面聚集的效应。

电阻电容电感等效电路 resistance inductanceground capacitancecoupling capacitance

RLCK等效电路

将互连线间的电磁耦合效应建模为离散的电阻、电感、对地电容和耦合电容组成的电路。

边界元法 boundary elementmethod;BEM

注 : 涉及求解区域的边界表面的离散、未知函数由基函数线性组合表示、将积分方程转化为线性方程组进行求解。

电容提取 capacitanceextraction

对空间中分布的一组导体 ,计算其导体间电容值的过程。

注 : 特指在寄生参数提取中 ,计算出其中的电容参数的过程。

电阻提取 resistanceextraction

在寄生参数提取中 ,计算出其中的电阻参数的过程。

电感提取 inductanceextraction

在寄生参数提取中 ,计算出其中的电感参数的过程。

版图寄生参数提取 layoutparasiticextraction;LPE

针对集成电路互连版图 , 将其 中互 连线 转化 为电 阻、电容、电感 参数 从而 反映 其寄 生电 磁效 应的过程。

注 : 强调针对全芯片互连结构进行的快速寄生参数提取。

悬浮随机行走/悬浮随机游走 floating random walk;FRW

基于马尔科夫过程和蒙特卡洛法的静电场计算方法。

模式匹配法 pattern matching method

进行全芯片互连电容提取的主要方法。

注 : 预先构造一些典型的互连结构(称为互连模式)并且准 确计 算出 它们 的电 容值 ,然后 在版 图寄 生参 数提 取过 程

中 ,将实际的互连结构与互连模式进行匹配 ,基于模式结构的电容快速算出实际的电容值。

场求解器 fieldsolver

基于电磁场计算的方法精确进行电容、电阻、电感提取的程序或软件。

主导体 masterconductor

电容提取时指定的导体。

注 : 假设它电势为 1 V,后续需要计算它与其他导体之间的耦合电容。

全芯片提取 full-chip extraction

将整个芯片上的互连线转换为其对应的电阻、电容、电感元件构造的电路网络。

模式结构 pattern structure

模式匹配法电容提取中预先定义并提取的一些典型互连结构 ,如上下两层均为大平板、中间层为平行线的三层结构。

金标准 golden value;golden standard

寄生参数提取的准确对比数值或能得到这个准确对比数值的软件。

面元 surfacepanel

在导体表面或者介质交界面上划分得到的二维网格的一个单元。

边缘电容 fringecapacitance

两个导体的耦合电容中的一个分量。

注 : 具体指相互垂直的两个面之间的电容。

侧向电容 lateralcapacitance

注 : 具体指两根平行线之间相邻两个面的耦合电容。

平行电容 parallelcapacitance

注 : 具体指上下两块导体之间水平投影重叠面积对应的耦合电容。

悬浮金属 floating metal

不在电路信号通路上的电势未知且一般其电荷量为零的金属。

斜导体 bevelwire

水平投影的某条边不平行于二维直角坐标系的坐标轴的金属线或者金属块。

保形介质 conformaldielectric

覆盖在导体上面和侧面的介质 ,其形状不同于分层介质。

侧面倾斜 side-tangent

金属互连线导体的侧面偏离竖直产生的倾斜现象。

纽曼边界 Neumann boundary

用场求解器进行电容提取、电阻提取时 ,在提取结构的区域边界上假设该边界上电场强度的法向分量为零的条件。

狄利克雷边界 Dirichletboundary

用场求解器进行电容提取、电阻提取时 ,在提取结构的区域边界上假设该边界上电势为已知的常数值的条件。

边界条件 boundary condition

用场求解器进行电容提取、电阻提取时 ,在提取结构的区域边界上假设的条件。

4. 10 静态时序分析

非线性延迟模型 non-lineardelay model;NLDM

用于描述门级逻辑电路中信号传输的延迟时间的模型。

注 : 非线性延迟模型考虑了电路中的非线性效应 ,如晶体管的电流饱和、开关速度等因素。

上升延迟查找表 risedelaylookup table

时序分析中用于描述单元输出转换时间的关键时序模型组件 ,存储了输出信号从低电平向高电平(上升)转换时的延迟值。

下降延迟查找表 falldelaylookup table

时序分析中用于描述单元输出转换时间的关键时序模型组件 ,存储了输出信号从高电平向低电平(下降)转换时的延迟值。

上升转换时间查找表 rise transition timelookup table

根据输入关联引脚的传输时间及负载电容 ,查找信号的上升转换时间的表格。

下降转换时间查找表 falltransition timelookup table

根据输入关联引脚的传输时间及负载电容 ,查找信号的下降转换时间的表格。

复合电流源模型 compositecurrentsourcemodel;CCSM

用于全面、精确和有效地对各种纳米级效应建模 , 以执行完整的时序、噪声和功率最终检查的电流源标准库模型。

接收电容模型 receivercapacitancemodel

用于表示门驱动的下一级门的负载电容。

注 : 为考虑负载门的输入与输出间耦合的米勒电容效应以 及负 载门 的引 脚电 容的 非线 性特 性 ,通过 两段 或多 段的

接收电容模型来进行近似。

基于引脚的接收电容模型 pin-based receivercapacitancemodel

与穿越门的时序弧无关 ,为每个引脚的上升信号和下降信号分别建立接收电容模型。

基于时序弧的接收电容模型 arc-based receivercapacitancemodel

与穿越门的时序弧相关 ,为每个引脚的上升和下降过程分别建立接收电容模型。

上升接收电容查找表 risereceivercapacitancelookup table

对于输入信号为上升信号时 ,对应的接收电容模型的查找表。

注 : 电容值通过输入信号的传输时间和输出的负载电容构成的二维查找表来获得。

下降接收电容查找表 fallreceivercapacitancelookup table

对于输入信号为下降信号时 ,对应的接收电容模型的查找表。

输出电流查找表 outputcurrentlookup table

对于输出引脚 ,根据输入信号的传输时间和输出端的负载 ,对应输出电流的波形的查找表。注 : 输出波形通过时间及对应的电流值来表示。

有效电流源模型波形 effectivecurrentsourcemodelwaveform

表示为穿过不同百分比电平点时的时间点。

注 : 查找表的下标为电平百分比 ,查找值为穿越时间点。

有效电流源模型 effectivecurrentsourcemodel;ECSM

解决在纳米级芯片设计中 , 因电压波动、工艺偏差和噪声等问题而难以精确建模延迟(delay)的行业难题的单元(cell)驱动模型。

注 : 包含输入引脚接收电容模型和输出波形模型两个部分。输入引脚接收电容表示为在不同的电平水平时的电容查找表 ,通过输入信号的传输时间和输出负载电容 来确 定该 时序 弧关 联输 入引 脚的 接收 电容。输出 波形 则通过输入信号的传输时间和输出负载电容来查询获得一个波形。

有效电流源模型接收电容查找表 effective currentsource model capacitance lookup table;ECSM

将输入引脚接收电容表示为在不同的电平水平时的电容查找表。

注 : 通过输入信号的传输时间和输出负载电容来确定该时序弧关联输入引脚的接收电容。

时序裕量 slack

信号的实际到达时间与期望到达时间差值。

注 : 用于衡量时序是否满足设计要求。

时序违例 timingviolation

信号实际到达时间不满足建立时间或者保持时间的要求。

时序弧 timing arc

两个引脚之间存在的时序关系。

注 : 包括时序延迟和时序检查。

时序路径 timingpath

信号传播过程中所经过的逻辑路径。

注 : 一条时序路径存在一个起点和一个终点。起点是组合 逻辑 单元 的数 据输 入端 口、时序 单元 的时 钟输 入端 口或

复位/置位端口 ,终点是组合逻辑单元的数据输出端口或下一级时序单元的数据输入端口。

关键路径 criticalpath

对设计性能起决定性影响的时序路径 ,对于建立时间检查是指延迟最大的时序路径 ,对于保持时间检查是指延迟最小的时序路径。

恢复时间约束 recoverytiming constraint

在一个有效的时钟沿之前 ,异步引脚保持有效状态的时间。

线负载模型 wireload model

根据信号扇出估算互连线长度 ,进而估算电阻、电容、面积等信息的模型。

拓扑模型 topologicalmodel

根据物理位置估计互连线长度 ,并根据互连线信息估算电阻、电容、面积等信息的模型。

查找表模型 lookup tablemodel

根据一个或多个下标值 ,查找对应输出的模型。

注 : 在时序电路中被广泛用来构建延迟、传输时间、输出波形等模型。

关联引脚 related pin

在单元电路某个时序或功耗查找模型中 ,对于某个输出引脚 ,查找表对应的输入引脚。注 : 关联引脚和输出引脚一起构成一个时序弧。

理想时钟 idealclock

未考虑物理传播延时的时钟。

传播时钟 propagated clock

考虑物理传播延时的时钟。

一阶阻容延时 elmoredelay

对集成电路网络信号延迟作快速估计的近似算法。

关键线网 criticalnet

设计中需优先处理、对芯片性能与可靠性有决定性影响的信号网络。

注 : 其识别与处理贯穿于版图实现与验证的全流程。

查找表模板 lookup table template

构建查找表模型时 ,定义查找表的大小、下标及查找值的含义 ,在模型中能引用对应模板。

时序窗口文件 timing window file

时序分析工具提供给其他工具的接口文件 ,描述信号到达时间等信息。

5 工艺术语

5. 1 器件仿真

器件仿真 devicesimulation

基于器件的工作机理进行建模 ,利用计算机进行数值计算 ,对特定材料、特定结构的器件 ,在不同工作条件下的电学、热学、光学等特性进行模拟的技术。

器件工艺计算机辅助设计 technology computeraided design;TCAD

对半导体制造工艺过程以及由此制造出的半导体器件物理特性进行模拟、分析和预测的数值仿真工具。

网格化 mesh

将二维、三维结构或器件分割成小的单元(也称为网格) , 以便进行数值模拟和计算的方法。

注 : 网格化是器件工艺计算机辅助设计(TCAD)模拟的基础步骤 ,它将复杂的结构离散化为一系列小的几 何单 元 ,

每个单元都有一些属性(如材料、电荷密度、电势等)。

二维仿真 2D simulation

以平面内的二维空间为基础的仿真。

三维仿真 3D simulation

以立体空间为基础的仿真。

动力学模型 kineticmodel

描述晶体管中载流子动力学行为的数学模型。

迁移率模型 mobility model

通常基于晶格散射、声子散射和杂质散射等物理机制用于描述载流子在半导体中移动的数学模型。 5. 1. 8

复合模型 recombination model

描述载流子在半导体中复合的数学模型。

注 : 通常基于边界复合、体内复合和表面复合等机制。

肖克利-里德-霍尔复合模型 Shockley-Read-Hallrecombination model

SRH 复合模型

描述半导体中载流子复合的物理模型。

注 : 该模型考虑到晶格缺陷引起的载流子复合过程 ,特别是由于缺陷能级和载流子浓度之间的相互作用。

俄歇复合模型 Augerrecombination model

描述半导体材料中的电子与空穴之间通过俄歇效应复合过程的模型。

带间隧穿模型 band-to-band tunneling model

描述载流子通过量子力学隧 穿效 应 , 从半 导体 的价 带穿 过禁 带(能隙)进入 导带(或其 逆过 程) 的模型。

热发射模型 thermionicemission model

描述高温下载流子通过势垒进行传输的模型。

注 : 该模型考虑了热激发和势垒高度等因素。

碰撞离化模型 impactionization model

描述在强电场下 ,载流子由于碰撞产生新的载流子的模型。

表面复合模型 surfacerecombination model

描述在半导体表面由于缺陷或杂质引起的载流子复合的模型。

应变模型 strain model

描述由于应力引起的晶格畸变对半导体性能的影响的模型。

隧穿模型 tunneling model

描述在势垒或绝缘层中载流子通过隧穿效应进行传输的模型。

表面钝化模型 surfacepassivation model

描述在半导体表面使用特定材料或结构来减少表面缺陷对载流子行为的影响的模型。

电场相关迁移率模型 electric field-dependentmobility model

描述电子迁移率与电场强度相关的模型。

掺杂浓度相关迁移率模型 doping concentration-dependentmobility model

描述电子迁移率与掺杂浓度相关的模型。

禁带宽度窄变效应 bandgap narrowing

在高电场或高载流子浓度下 ,半导体材料的禁带宽度减小的引起的各种电特性变化。

高斯掺杂模型 Gaussian doping model

假设经过离子注入和充分高温退火后 ,杂质原子在半导体材料(如硅片)中的浓度分布近似遵循高斯函数的解析模型。

注 : 在高斯掺杂模型中 ,杂质的浓度分布被假设为一个钟形曲线 ,其形状由掺杂剂的注入条件和参数决定。其特点是具有对称的浓度分布 , 即浓度在峰值位置两侧逐渐减小。

低场弹道迁移率模型 low-field ballisticmobility model

描述材料中载流子在低场强下的迁移行为的模型。

注 : 在低场强条件下 ,载流子的运动受到散射的影响较 小 , 近似 为弹 道运 动。该模 型基 于弹 道理 论 , 考虑 了载 流子

在电场作用下的自 由飞行和散射过程 ,能更准确地描述低场强下的载流子迁移行为。

低场迁移率模型 low field mobility model

描述在低电场下电子或空穴的迁移率的模型。

注 : 在低电场条件下 , 电子或空穴受到较小的散射影响 ,迁移率主要受到晶格散射和杂质散射的影响。

高场迁移率模型 high field mobility model

描述在高电场下电子或空穴的迁移率的模型。

注 : 在高电场条件下 , 电子或空穴受到强烈的散射影响 ,迁移 率会 受到 电场 强度 的限 制和 其他 散射 机制 ,如冲 击电

离、声子散射等的影响。

迁移率的温度相关模型 temperaturedependenceofmobility model

描述电子或空穴迁移率随温度变化关系的模型。

注 : 温度对晶格振动和杂质浓度等因素的影响会导致迁移率随温度的变化。

速度饱和模型 velocity saturation model

描述电子或空穴在高电场下速度的饱和效应。

注 : 在高电场条件下 , 由于散射机制的限制 , 电子或空穴的速度无法继续增加 ,达到一定的饱和速度。

载流子俘获模型 carriertrapping model

描述载流子被捕获到能级陷阱中过程的模型。

总离子化剂量模型 totalionizingdosemodel

描述器件所受到的总离子化剂量的影响的模型。

单粒子效应模型 singleeventeffectsmodel

描述由单个粒子引起的器件效应的模型。

注 : 器件效应包括单粒子翻转、单粒子击穿等。

中子诱导效应模型 neutron induced effectsmodel

描述由中子引起的器件效应的模型。

注 : 器件效应包括中子感应翻转、中子感应击穿等。

质子诱导效应模型 proton induced effectsmodel

用于描述在质子辐射环境下由质子引起的器件效应的模型。

注 : 器件效应包括质子感应翻转、质子感应击穿等。

5.2 器件模型

器件模型 devicemodel

描述器件端口特性的模型。

注 : 这些模型能反应器件在所有工作区域的特性 ,分为物理模型和等效电路模型。

器件物理模型 physicaldevicemodel

根据器件的几何图形、掺杂分布、载流子运输方程和材料特性等预测器件的端口特性和运输特性的模型。

唐纳模型 tannermodel

描述晶体管电流-电压特性的经验模型。

传输线模型 transmission linemodel

用于描述传输线上射频信号传输的模型。

射频噪声模型 RF noisemodel

用于描述射频器件噪声特性的模型。

非线性失真模型 nonlineardistortion model

用于描述射频器件非线性失真特性的模型。

分布式元件 distributed component

具有分布式特性的射频器件或电路元件 ,如传输线和微带线等。

多端口网络 multiportnetwork

具有多个输入输出端口的射频网络。

因果性 causality

描述系统响应只取决于过去和当前输入的特性。

参数化建模 parametricmodeling

使用一组参数化的数学方程描述射频器件行为的建模方法。

模型合并 modelmerging

将同一工艺平台的多个器件模型合并为单个模型库的过程。

等效电路拟合 equivalentcircuitfitting

通过优化方法 ,将具有复杂物理特性的器件拟合为由理想基本电路元件构成的网络 ,使该网络与目标器件的实际测量数据度吻合的过程。

参数敏感度 parametersensitivity

模型输出对模型参数变化的敏感程度。

自回归模型 autoregressivemodel

使用时间序列自身的历史值来预测未来值的模型。

移动平均模型 moving averagemodel

使用时间序列的平均值来预测未来值的模型。

敏感度分析 sensitivity analysis

评估模型输出对模型输入参数变化的敏感程度的方法。

5.3 工艺设计套件

工艺设计包 processdesign kit;PDK

包含特定工艺参数、设计规则、器件模型和参数化单元等数据文件和脚本文件的集合。

工艺设计包开发的规格说明文件 processdesign kitspecification;DK SPEC

包含了特定工艺技术和设计资源 ,用于描述工艺设计包(PDK) 的内容、功能和使用方法的详细规范文档。

图形化工艺编辑器 graphicaltechnology editor

可视化工具 ,用于可视化编辑和管理半导体工艺的制造数据和处理规则。

关键工作点 key operation point;KOP

系统、设备或器件在工作过程中用于描述和定义该系统的最佳性能、稳定性和效率的主要操作状态或工作点。

版图依赖效应 layoutdependenteffects;LDE

由于制程和版图布局的变化导致的电性能和可靠性方面的影响。

注 : 包括互联电容、金属电阻、电感、电阻电容(RC)延迟等。

主成分分析 principalcomponentanalysis;PCA

用于分析和处理数据集中的变量之间的相关性的统计技术和数据降维方法。

可变参数化单元 parameterized cell;Pcell

在给定参数的基础上动态生成的布局单元。

注 : 给定参数包括几何尺寸、图层选择或其他控制布局 形状 和属 性的 变量 等。通过 修改 参数 值生 成多 个具 有相 似

结构但不同尺寸或配置的单元。

工艺角 processvoltage temperaturecorner;PVT corner

用于描述芯片在不同工艺、电压和温度条件下性能表现的分析方法。

注 : 工艺参数(process)描述了集成电路制造中使用的具 体工 艺流 程和 制造 步骤 ; 电压(voltage)是指 应用 于电 路中

的电源电压 ;温度(temperature)是指电路运行时的 环境 温度。在对 芯片 进行 建模 的时 候 ,需涵 盖不 同的 工艺、电压和温度条件 , 以便在芯片制造完整后模型也能覆盖不同的条件和环境 ,给出准确的电路性能预测。

仿真器配置信息 simulator information;SimInfo

用于获取有关仿真器相关信息的命令或函数。

注 : 提供了有关当前仿真配置、仿真工具和选项的详细信息 , 以便设计工程师了解和调整仿真环境。

工艺文件 technology file

描述所使用的工艺规则和参数的文件。

注 : 包含了设计流程中所需的工艺层次、器件模型、版图规则等信息 , 以确保设计与实际制造工艺的一致性。

图层映射 layermapping

将版图中的逻辑层(或设计层)与实际制造工艺中使用的物理层(如光刻掩模层)进行对应和转换的过程。

电路仿真模型 simulation program with integrated circuitemphasismodel

SPICE模型

描述电阻、电容、电感等被动元件 , 以及晶体管、二极管等主动元件工作过程的模型。

子电路模型 subcircuitmodel

用于描述子系统行为的模型。

注 : 其形式能为简化的等效电路、数学模型或者基于物理原理的模型。

工艺角模型 cornermodel

用于描述半导体制造工艺中不同批次(lot)之间、同一批次不同晶圆(wafer)之间、同一晶圆不同芯片 (die)之间工艺波动对电路性能影响的模型。

失配模型 mismatch model

用于描述半导体制造工艺中同一片晶圆上不同芯片(die)上相邻的相同器件由于工艺制造引入的随机偏差的模型。

模型类型 modeltype

用于描述特定元件或器件的基本类别和工作原理 ,例如金属氧化物半导体晶体管、二极管等。

伯克利短沟道绝缘栅场效益晶体管模型 Berkeley Short-channelinsulated gate field effecttransistor

model;BSIM

用于描述场效应晶体管行为的数学模型。

注 : 该模型以物理原理为基础 ,通过一系列方程和参数 ,描述了场效应晶体管的电流-电压特性和电子运动行为。

集约模型 compactmodel

通过数学方程和参数来精确描述电子元件的行为的模型。

注 1: 集约模型平衡计算效率和模型准确性 ,既能在电路仿真软件(如 SPICE) 中高效运行 ,又能反映真实 器件 的物

理特性。 除了集约模型 ,还有其他类型的模型用于描述电子器件 ,包括物理模型、经验模型、行为模型等。

注 2: 电子元件包括晶体管、二极管、电容器等。

统一电荷控制模型 unified chargecontrolmodel;UCCM

用于描述电荷密度与端电压统一表达的模型。

损伤效应 damageeffect

用于描述当低介电常数的介质受到金属层制造工艺的影响致使材料特性发生变化从而对寄生电容的影响。

通孔覆盖效应 via coverageeffect

用于描述通孔的电阻值受到其上下包覆的金属层面积的影响。

掩模着色 colormodeling

版图中的后段互连线被拆分到不同光罩上时 ,描述不同光罩对各自的刻蚀效应的影响。

微负载效应 micro-loading effect

用于描述导体层下面介质的厚度发生相应变化进而对导体层寄生电容的影响。

组件描述格式 componentdescription format;CDF

在工艺设计套件中 ,定义的器件类型、名称、参数等属性的描述文件。

回调程序 callback procedure

由组件描述格式(CDF)描述的参数更改触发的程序。

基础级 baselevel

单元或库组件描述格式(CDF)描述的基本表示形式。

注 : 基础级别的组件描述格式(CDF)参数和用户级别的组件描述格式(CDF)参数组合起来产生有效级别的组件描

述格式(CDF)参数 ,其中用户级别的组件描述格式(CDF)参数取值能覆盖基础级别的组件描述格式(CDF)参数取值。但只有基础级别的组件描述格式(CDF)参数会永久保存在系统盘中。

用户级 userlevel

能覆盖基本级别组件描述格式(CDF)参数信息的临时级别的单元或库组件描述格式(CDF)信息。

可变参数化单元子单元 child Pcell

通过对遗传参数赋值、对父单元进行实例化而生成的单元。

遗传参数 inherited parameters

允许较低级别(子)单元继承或使用分配给他们所在的(父级)单元的参数。

拉伸参数 stretch parameters

定拉伸参数会沿着水平或垂直方向来更改单元视图中所选定的区域内对象的尺寸。

超级参数化单元 ultra Pcell

将若干参数可定制单元组合成一个较大的参数可定制单元。

循环域 cyclic field

组件描述格式(CDF)参数的一种表单形式。

注 : 仅显示一个数值 ,但当用户选中该表单形式的时候 ,会显示一个含其他数值选项的滑动的菜单。

6 制造术语

6. 1 互补金属氧化物半导体(CMOS)工艺模型与仿真

工艺仿真 processsimulation

采用数值求解方法模拟工艺步骤或者工艺流程 ,获得器件形貌变化 , 以及掺杂、应力等物理量分布的仿真。

虚拟制造 virtualfabrication

采用仿真方法模拟晶圆加工制造的全过程。

6.2 良率与缺陷分析

图形密度 pattern density

目标区域内版图图形面积除去总区域面积的值。

图形依赖 pattern dependent

在半导体芯片制造过程中 , 由于光刻、化学机械抛光等工艺限制 ,导致不同区域的版图图形结构尺寸、密度等因素对器件性能产生不同的影响 ,使器件性能对版图图形布局具有一定依赖的关系。

多元数据分析 multivariatedata analysis

处理和解释包含多个变量的数据集 ,探索变量之间的关系、影响的数据统计综合分析方法。

密度平衡 densitybalance

在版图处理中添加冗余图形 ,使得版图各网格单元图形密度保持均匀的方法。

自动缺陷分类 automated defectclassification;ADC

利用机器学习和人工智能算法 ,根据缺陷的特征对其进行自动分类的方法。

自动缺陷密度统计 automated defectdensity;ADD

对晶圆片表面缺陷密度的自动测量和计算 ,为工艺优化提供统计信息的方法。

自动光学检测 automated opticalinspection;AOI

使用光学系统和图像分析算法自动检测晶圆缺陷的技术。

注 : 晶圆缺陷包括颗粒、划痕或图案偏差。

自动缺陷识别 automaticdefectrecognition;ADR

对缺陷进行识别和分类的技术。

缺陷检测设备 defectreview station

配备扫描电镜或光学显微镜等高分辨率成像工具的专用工作站 ,用于缺陷的检测和分析。

缺陷特征 defectsignature

特定缺陷类型所表现的独特特征或模式。

注 : 用于在将来的检查中区分和识别类似的缺陷。

工艺控制监控 processcontrolmonitoring

使用离轴照明角度来增强散射光的对比度 ,突出样品表面具有特定方向或结构的特征的成像技术。

工艺窗口验证 processwindow qualification

对过程参数和缺陷数据的持续监控和分析 , 以识别可能的过程变化或问题的趋势、模式或异常的方法。

晶圆级监控 waferlevelmonitoring

监控晶圆级的缺陷数据和工艺参数以评估整体工艺性能和确定改进方向的方法。

晶圆图 wafermap

通过图形表示晶圆检测过程中发现的缺陷位置和类型 ,用于缺陷的分析和定位的方法。

可制造性设计感知的布局布线 design-for-manufacturability-awareplacementand routing

在布局布线等关键优化阶段预测工艺制造良率效应 ,最大限度地提高整体可制造性 ,并最大限度地降低整体制造成本的可制造设计技术。

关键图形分析 criticalarea analysis

用于分析特定布局对随机缺陷的敏感性 ,提升整体良率的版图修改区域的可制造性设计技术。

保护带 guard band

考虑设计和工艺制造中存在一些不确定性和变化的情况下 ,通过制定和执行一些规则 , 以保证某些

设计特性的方法。

注 : 设计特性包括功能、良率、可靠性等。

随机性良率缺失 random yield loss

非确定性、不按照规律出现的 ,导致良率缺失的缺陷。

系统性良率缺失 systematicyield loss

确定性、按照规律出现的良率问题。

注 : 根本原因包括设计图形、工艺窗口、工艺漂移或某个制造设备造成某种特定缺陷等。

参数性良率缺失 parametricyield loss

与器件参数相关的良率问题。

缺陷密度 defectdensity

单位面积上缺陷个数。

良率预判 yield prediction

利用各种良率模型评估预测芯片的良率。

玻色爱因斯坦良率模型 Bose-Einstein yield model

基于芯片面积和关键光罩数量的良率模型。

泊松良率模型 Poisson yield model

基于泊松分布的良率模型 , 以泊松分布来描述缺陷出现的概率结合芯片设计的关键面积来预测缺陷相关的良率模型。

良率学习自回归整合移动平均模型 yieldlearningautoregressiveintegrated movingaveragemodel;

按照每个月的学习率来提升良率的模型。

聚类诊断 volumediagnostics

聚集多个芯片集成电路芯片诊断结果和版图特征及其他相关的数据 ,用于诊断芯片良率根因。

芯片良率损失率 diekillratio

某个特定类型的缺陷导致芯片最终失效的概率。

产线健康指数 health ofline;HOL

能对产线各个工艺模块进行监控 ,量化生产线各模块的状况的测试单元的集合。

曝光域叠加分析 stacked reticleanalysis

使用本层的光罩曝光区域与其他数据信息叠加在一起 ,完善集成电路产品的良率问题诊断的方法。注 : 其他数据信息包括本层的缺陷分布图、其他层的电性参数测试数据等。

存储失效位图 memory failbitmap

用于集成电路的良率分析 ,记录和追踪存储器件出现失效的定位图。

部件平均测试 partsaverage testing

通过集成电路芯片功能测试项的数据集体分布表现来监控芯片的测试结果。

故障检测与分类系统 faultdetection and classification;FDC

通过实时监控和分析从半导体生产设备收集的数据 , 预测、检测并诊断生产过程中的异常情况的系统。

故障检测分类的追踪数据 faultdetection and classification tracingdata

故障检测与分类系统(FDC)的瞬时采集数据。

故障检测分类的汇总数据 faultdetection and classification summarydata

基于故障检测与分类系统(FDC)的瞬时采集数据进行统计计算的各种统计量。

簇缺陷 clusterdefect

缺陷在规定距离范围内呈现聚集分布的现象。

虚假缺陷 nuisancedefect

在缺陷检测过程中被误检为缺陷的信号或特征。

真实缺陷 truedefect

生产过程中在晶圆表面或内部形成的工艺瑕疵或不良 ,一般由工艺不稳定、设备问题或材料瑕疵等因素导致 ,会影响最终产品的质量和性能的信号或特征。

命中好晶粒 hitgood die

被缺陷命中但是电性测试结果良好的晶粒。

命中失效晶粒 hitbad die

被缺陷命中且电性测试结果不良的晶粒。

损失比 killratio;KR

所有缺陷中造成良率损失的比率。

缺陷源头分析 defectsourceanalysis;DSA

通过对比等方式 ,计算指定缺陷扫描结果中前层遗留缺陷、当层新增缺陷的分析方法。

6.3 计算光刻

计算光刻 computationallithography

利用计算机算法和物理模型优化光刻工艺的技术总称。

注 : 旨在解决光刻过程中因物理极限(如光学衍射、邻近 效应、光刻 胶特 性等)导致 的图 形失 真问 题 ,确保 芯片 设计图案能高精度地转移到晶圆上。

光学邻近效应修正 opticalproximity correction;OPC

修正由于衍射在打印晶圆图案中产生失真的过程。

光源掩模协同优化 sourcemask optimization;SMO

通过对光源形状和特定的掩模图案进行多次迭代优化 ,在目标掩模图案上获得最大的光刻工艺窗口的技术。

多重图形光刻 multiplepatterninglithography;MPL

将单层光刻图形拆分到多个掩膜上 ,利用多次曝光和刻蚀来实现目标图形的光刻技术。

双重图形光刻 doublepatterninglithography;DPL

将单层光刻图形拆分到两个掩膜上 ,利用二次曝光和刻蚀来实现目标图形的光刻技术。注 : 是多重图形技术的一种。

焦深 depth offocus;DOF

光刻投影系统能清晰成像的尺度范围。

分辨率 resolution

光刻过程中能被高保真地转移到晶圆上的(曝光后光刻胶上的)最小特征尺寸。

空间像 aerialimage

掩模上的图案经过光刻机光学系统后在晶圆上形成的光强分布的图像。

失焦 defocus

光刻机光学系统聚焦平面偏离晶圆表面的情况。

注 : 能导致晶圆上电路图案的位置和形状发生偏差。

工艺变化带宽 processvariation band;PV band

在光刻中引入工艺偏差导致晶圆图像变化的范围。

光刻工艺窗口 litho processwindow

保证掩模图形能正确复制到硅片上的曝光剂量和离焦量的范围。

注 : 包含成像精确度、曝光度和焦深。

分辨率增强技术 resolution enhancementtechnique;RET

通过优化光刻机光学系统、掩模设计、光敏材料等方面的方法 ,提高芯片制造过程中的分辨率和精度 , 以满足先进芯片制造的需求的技术。

亚分辨率辅助图形 sub-resolution assistantfeature;SRAF

集成电路设计版图中图形周